Panimula sa mga detalye ng PCIe 5.0

• Panimula sa mga detalye ng PCIe 5.0

Nakumpleto ang ispesipikasyon ng PCIe 4.0 noong 2017, ngunit hindi ito sinuportahan ng mga platform ng mamimili hanggang sa 7nm Rydragon 3000 series ng AMD, at dati ay mga produkto lamang tulad ng supercomputing, enterprise-class high-speed storage, at mga network device ang gumagamit ng teknolohiyang PCIe 4.0. Bagama't hindi pa nailalapat ang teknolohiyang PCIe 4.0 sa malawakang saklaw, matagal nang bumubuo ang organisasyon ng PCI-SIG ng mas mabilis na PCIe 5.0, ang signal rate ay dumoble mula sa kasalukuyang 16GT/s patungong 32GT/s, ang bandwidth ay maaaring umabot sa 128GB/s, at ang bersyon 0.9/1.0 na ispesipikasyon ay nakumpleto na. Ang v0.7 na bersyon ng PCIe 6.0 standard text ay naipadala na sa mga miyembro, at ang pagbuo ng pamantayan ay nasa tamang landas. Ang pin rate ng PCIe 6.0 ay nadagdagan sa 64 GT/s, na 8 beses kaysa sa PCIe 3.0, at ang bandwidth sa x16 na mga channel ay maaaring mas malaki kaysa sa 256GB/s. Sa madaling salita, ang kasalukuyang bilis ng PCIe 3.0 x8 ay nangangailangan lamang ng isang PCIe 6.0 channel upang makamit ito. Kung pag-uusapan ang v0.7, naabot na ng PCIe 6.0 ang karamihan sa mga tampok na orihinal na inanunsyo, ngunit ang pagkonsumo ng kuryente ay mas pinabuti pa.d, at ang pamantayan ay bagong nagpakilala ng L0p power configuration gear. Siyempre, pagkatapos ng anunsyo noong 2021, ang PCIe 6.0 ay maaaring maging komersyal na magagamit sa 2023 o 2024 sa pinakamaaga. Halimbawa, ang PCIe 5.0 ay naaprubahan noong 2019, at ngayon lamang nagkaroon ng mga kaso ng aplikasyon.

Kung ikukumpara sa mga nakaraang karaniwang detalye, ang mga detalye ng PCIe 4.0 ay medyo nahuli sa pagdating. Ang mga detalye ng PCIe 3.0 ay ipinakilala noong 2010, 7 taon pagkatapos ng pagpapakilala ng PCIe 4.0, kaya maaaring maikli ang buhay ng mga detalye ng PCIe 4.0. Sa partikular, ang ilang mga nagtitinda ay nagsimula nang magdisenyo ng mga aparatong pisikal na layer ng PCIe 5.0 PHY.

Inaasahan ng organisasyong PCI-SIG na ang dalawang pamantayan ay magsasama-sama sa loob ng ilang panahon, at ang PCIe 5.0 ay pangunahing ginagamit para sa mga high-performance device na may mas mataas na throughput requirement, tulad ng GPU para sa AI, mga network device, at iba pa, na nangangahulugang ang PCIe 5.0 ay mas malamang na lumitaw sa mga data center, network, at HPC environment. Ang mga device na may mas kaunting bandwidth requirement, tulad ng mga desktop, ay maaaring gumamit ng PCIe 4.0.

Para sa PCIe 5.0, ang signal rate ay itinaas mula sa 16GT/s ng PCIe 4.0 patungong 32GT/s, gamit pa rin ang 128/130 encoding, at ang x16 bandwidth ay itinaas mula 64GB/s patungong 128GB/s.

Bukod sa pagdoble ng bandwidth, ang PCIe 5.0 ay nagdudulot ng iba pang mga pagbabago, tulad ng pagbabago sa disenyo ng kuryente upang mapabuti ang integridad ng signal, backward compatibility sa PCIe, at higit pa. Bukod pa rito, ang PCIe 5.0 ay dinisenyo gamit ang mga bagong pamantayan na nagbabawas ng latency at signal attenuation sa malalayong distansya.

Inaasahan ng organisasyong PCI-SIG na makukumpleto ang 1.0 na bersyon ng ispesipikasyon sa Q1 ngayong taon, ngunit maaari silang bumuo ng mga pamantayan, ngunit hindi nila makontrol kung kailan ilalabas ang terminal device sa merkado, at inaasahang maglalabas ang mga unang PCIe 5.0 device ngayong taon, at mas maraming produkto ang lilitaw sa 2020. Gayunpaman, ang pangangailangan para sa mas mataas na bilis ang nag-udyok sa standard body na tukuyin ang susunod na henerasyon ng PCI Express. Ang layunin ng PCIe 5.0 ay dagdagan ang bilis ng pamantayan sa pinakamaikling posibleng panahon. Samakatuwid, ang PCIe 5.0 ay idinisenyo upang dagdagan lamang ang bilis sa pamantayan ng PCIe 4.0 nang walang anumang iba pang mahahalagang bagong tampok.

Halimbawa, hindi sinusuportahan ng PCIe 5.0 ang mga PAM 4 signal at kasama lamang ang mga bagong feature na kailangan upang paganahin ang pamantayan ng PCIe na suportahan ang 32 GT/s sa pinakamaikling posibleng panahon.

Mga hamon sa hardware

Ang pangunahing hamon sa paghahanda ng isang produkto upang suportahan ang PCI Express 5.0 ay may kaugnayan sa haba ng channel. Kung mas mabilis ang signal rate, mas mataas ang carrier frequency ng signal na ipinapadala sa pamamagitan ng PC board. Dalawang uri ng pisikal na pinsala ang naglilimita sa lawak kung saan maaaring magpalaganap ng mga signal ng PCIe ang mga inhinyero:

· 1. Pagpapahina ng channel

· 2. Mga repleksyon na nangyayari sa channel dahil sa mga impedance discontinuities sa mga pin, konektor, butas at iba pang istruktura.

Ang ispesipikasyon ng PCIe 5.0 ay gumagamit ng mga channel na may -36dB attenuation sa 16 GHz. Ang frequency na 16 GHz ay ​​kumakatawan sa frequency ng Nyquist para sa 32 GT/s digital signals. Halimbawa, kapag nagsimula ang signal ng PCIe5.0, maaari itong magkaroon ng tipikal na peak-to-peak voltage na 800 mV. Gayunpaman, pagkatapos dumaan sa inirerekomendang -36dB channel, nawawala ang anumang pagkakahawig sa isang bukas na mata. Sa pamamagitan lamang ng paglalapat ng transmitter based equalization (de-accentuating) at receiver equalization (isang kombinasyon ng CTLE at DFE) makakadaan ang signal ng PCIe5.0 sa system channel at mabigyang-kahulugan nang tumpak ng receiver. Ang minimum na inaasahang taas ng mata ng isang PCIe 5.0 signal ay 10mV (post-equalization). Kahit na may halos perpektong low-jitter transmitter, ang makabuluhang attenuation ng channel ay binabawasan ang amplitude ng signal hanggang sa punto kung saan ang anumang iba pang uri ng pinsala sa signal na dulot ng reflection at crosstalk ay maaaring isara upang maibalik ang mata.